`timescale 1ns / 1ps
/*
 Engineer:Herway
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*/
module clkdiv(clk,rst_n,clk_div);
input clk;
input rst_n; //µÍµçƽ¸´Î»ÐźÅ
output clk_div; //·ÖƵÐźţ¬½Ó·äÃùÆ÷
reg[22:0] cnt; //·ÖƵ¼ÆÊýÆ÷
always@(posedge clk or negedge rst_n) //Òì²½¸´Î»
 if(!rst_n) cnt<=23'd0;
 else cnt<=cnt+1'b1;
 
reg clk_div;
always@(posedge clk or negedge rst_n)
 if(!rst_n) clk_div<=1'b0;
 else if (cnt==23'h7fffff) clk_div=~clk_div;  //ÿxÃëÈÃÐźŷ­×ªÒ»´Î
 
 //assign clk_div=clk_div_r;
endmodule

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